Tato bakalářská práce se zabývá návrhem jedno jádrového procesoru architektury RISC-V32I, tedy procesoru s 32 bitovou adresací paměti pracující nad datovým typem integer. Návrh byl omezen na neprivilegovaný instrukční soubor.
Jádro procesoru je navrženo v jazyce VHDL. Tento návrh byl následně otestován pomocí simulace v prostředí Xilinx Vivado. Celková funkčnost je předvedena jednoduchým demonstračním programem spuštěným na desce Avnet ZedBoard.
Annotation in English
This bachelor thesis deals with a design of a single-core processor of the RISC-V32I architecture, i.e. a processor with 32-bit memory addressing and working over the integer data type. The design was limited to unprivileged instruction set.
The processor core is designed in the VHDL language. This finished design has been tested using simulation in Xilinx Vivado environment. The overall functionality is demonstrated by a simple demonstration program running on the Avnet ZedBoard.
Keywords
bakalářská práce, 32-bitový mikroprocesor, architektura instrukčního souboru RISC-V32I, návrh hardwaru v jazyce VHDL, programovatelné hradlové pole
Keywords in English
bachelor thesis, 32-bit microprocessor, RISC-V32I instruction set architecture, hardware design in VHDL, field programmable gate array
Length of the covering note
63 stran
Language
CZ
Annotation
Tato bakalářská práce se zabývá návrhem jedno jádrového procesoru architektury RISC-V32I, tedy procesoru s 32 bitovou adresací paměti pracující nad datovým typem integer. Návrh byl omezen na neprivilegovaný instrukční soubor.
Jádro procesoru je navrženo v jazyce VHDL. Tento návrh byl následně otestován pomocí simulace v prostředí Xilinx Vivado. Celková funkčnost je předvedena jednoduchým demonstračním programem spuštěným na desce Avnet ZedBoard.
Annotation in English
This bachelor thesis deals with a design of a single-core processor of the RISC-V32I architecture, i.e. a processor with 32-bit memory addressing and working over the integer data type. The design was limited to unprivileged instruction set.
The processor core is designed in the VHDL language. This finished design has been tested using simulation in Xilinx Vivado environment. The overall functionality is demonstrated by a simple demonstration program running on the Avnet ZedBoard.
Keywords
bakalářská práce, 32-bitový mikroprocesor, architektura instrukčního souboru RISC-V32I, návrh hardwaru v jazyce VHDL, programovatelné hradlové pole
Keywords in English
bachelor thesis, 32-bit microprocessor, RISC-V32I instruction set architecture, hardware design in VHDL, field programmable gate array
Research Plan
Proveďte rešerši základních druhů architektur instrukčních souborů, seznamte se se specifikacemi ISA RISC-V včetně rozšíření
Seznamte se s FPGA Xilinx řady 7 a vývojovým prostředním Vitis
V jazyce VHDL navrhněte jádro procesoru splňující základní neprivilegovaný instrukční soubor
Funkci jádra ověřte pomocí simulace i demonstračního programu
Research Plan
Proveďte rešerši základních druhů architektur instrukčních souborů, seznamte se se specifikacemi ISA RISC-V včetně rozšíření
Seznamte se s FPGA Xilinx řady 7 a vývojovým prostředním Vitis
V jazyce VHDL navrhněte jádro procesoru splňující základní neprivilegovaný instrukční soubor
Funkci jádra ověřte pomocí simulace i demonstračního programu
Recommended resources
\renewcommand{\labelenumi}{[\theenumi]}
Harris, Sarah L., Harris, David: Digital Design and Computer Architecture, RISC-V Edition; Morgan Kaufmann, 2021, ISBN-13: 978-0128200643
Waterman, A., Asanovic, K, SiFive Inc.: The RISC-V Instruction Set Manual, Volume I: Unprivileged ISA, v 20191213. Online, [https://bit.ly/3fNFNOk]
Waterman, A., Asanovic, K, SiFive Inc.: The RISC-V Instruction Set Manual, Volume II: Privileged ISA, v 20211203. Online, [https://bit.ly/3MaacCP]
Recommended resources
\renewcommand{\labelenumi}{[\theenumi]}
Harris, Sarah L., Harris, David: Digital Design and Computer Architecture, RISC-V Edition; Morgan Kaufmann, 2021, ISBN-13: 978-0128200643
Waterman, A., Asanovic, K, SiFive Inc.: The RISC-V Instruction Set Manual, Volume I: Unprivileged ISA, v 20191213. Online, [https://bit.ly/3fNFNOk]
Waterman, A., Asanovic, K, SiFive Inc.: The RISC-V Instruction Set Manual, Volume II: Privileged ISA, v 20211203. Online, [https://bit.ly/3MaacCP]
Enclosed appendices
-
Appendices bound in thesis
illustrations, graphs, schemes, tables
Taken from the library
Yes
Full text of the thesis
Appendices
Reviewer's report
Supervisor's report
Defence procedure record
Defence procedure records are not shown to unauthorized users.